Characterization of interconnection networks in CMPs using full-system simulation

Los computadores más recientes incluyen complejos chips compuestos de varios procesadores y una cantidad significativa de memoria cache. La tendencia actual consiste en conectar varios nodos, cada uno de ellos con un procesador y uno o más niveles de cache privada y/o compartida, utilizando una red de interconexión. La importancia de esta red está aumentando a medida que crece el número de nodos que se integran en un chip, ya que pueden aparecer cuellos de botella en la comunicación que reduzcan las prestaciones. Además, la red contribuye en gran medida al consumo de energía y área del chip. En este proyecto, comparamos el comportamiento de tres topologías: el anillo bidireccional, la malla y el toro. El anillo es una topología mínima con bajo coste en energía pero peor rendimiento debido a la mayor latencia de comunicación entre nodos. Por otro lado, el toro tiene mayor número de enlaces entre nodos y ofrece mejores prestaciones. La malla ha sido incluida como una opción intermedia altamente popular. Analizaremos también dos topologías de anillo adicionales que aprovechan la reducida área y complejidad del mismo: una con mayor ancho de banda y otra con routers de menor número de ciclos. Modelamos cuidadosamente todos los componentes del sistema (procesadores, jerarquía de memoria y red de interconexión) utilizando simulación de sistema completo. Ejecutamos aplicaciones reales en arquitecturas con 16 y 64 nodos, incluyendo tanto cargas paralelas como multiprogramadas (ejecución de varias aplicaciones independientes). Demostramos que la topología de la red afecta en gran medida al rendimiento en sistemas con 64 nodos. Con las topologías de anillo, los tiempos de ejecución son mucho mayores debido al aumento del número de saltos que le cuesta a un mensaje atravesar la red. El toro es la topología que ofrece mejor rendimiento, pero la elección más óptima sería la malla si tenemos en cuenta también energía y área. Por otro lado, para chips con 16 nodos, las diferencias en rendimiento son menores y un anillo con routers de 3 cyclos ofrece un tiempo de ejecución aceptable con el menor coste en área y energía. Nuestra aportación más significativa está relacionada con la distribución del tráfico en la red. Vemos que el tráfico no está distribuido uniformemente y que los nodos con mayores tasas de inyección varían con la aplicación. Hasta donde nosotros sabemos, no hay ningún trabajo de investigación previo que destaque este comportamiento

FPGA Accelerators on Heterogeneous Systems: An Approach Using High Level Synthesis

La evolución de las FPGAs como dispositivos para el procesamiento con alta eficiencia energética y baja latencia de control, comparada con dispositivos como las CPUs y las GPUs, las han hecho atractivas en el ámbito de la computación de alto rendimiento (HPC).A pesar de las inumerables ventajas de las FPGAs, su inclusión en HPC presenta varios retos. El primero, la complejidad que supone la programación de las FPGAs comparada con dispositivos como las CPUs y las GPUs. Segundo, el tiempo de desarrollo es alto debido al proceso de síntesis del hardware. Y tercero, trabajar con más arquitecturas en HPC requiere el manejo y la sintonización de los detalles de cada dispositivo, lo que añade complejidad.Esta tesis aborda estos 3 problemas en diferentes niveles con el objetivo de mejorar y facilitar la adopción de las FPGAs usando la síntesis de alto nivel(HLS) en sistemas HPC.En un nivel próximo al hardware, en esta tesis se desarrolla un modelo analítico para las aplicaciones limitadas en memoria, que es una situación común en aplicaciones de HPC. El modelo, desarrollado para kernels programados usando HLS, puede predecir el tiempo de ejecución con alta precisión y buena adaptabilidad ante cambios en la tecnología de la memoria, como las DDR4 y HBM2, y en las variaciones en la frecuencia del kernel. Esta solución puede aumentar potencialmente la productividad de las personas que programan, reduciendo el tiempo de desarrollo y optimización de las aplicaciones.Entender los detalles de bajo nivel puede ser complejo para las programadoras promedio, y el desempeño de las aplicaciones para FPGA aún requiere un alto nivel en las habilidades de programación. Por ello, nuestra segunda propuesta está enfocada en la extensión de las bibliotecas con una propuesta para cómputo en visión artificial que sea portable entre diferentes fabricantes de FPGAs. La biblioteca se ha diseñado basada en templates, lo que permite una biblioteca que da flexibilidad a la generación del hardware y oculta decisiones de diseño críticas como la comunicación entre nodos, el modelo de concurrencia, y la integración de las aplicaciones en el sistema heterogéneo para facilitar el desarrollo de grafos de visión artificial que pueden ser complejos.Finalmente, en el runtime del host del sistema heterogéneo, hemos integrado la FPGA para usarla de forma trasparente como un dispositivo acelerador para la co-ejecución en sistemas heterogéneos. Hemos hecho una serie propuestas de altonivel de abstracción que abarca los mecanismos de sincronización y políticas de balanceo en un sistema altamente heterogéneo compuesto por una CPU, una GPU y una FPGA. Se presentan los principales retos que han inspirado esta investigación y los beneficios de la inclusión de una FPGA en rendimiento y energía.En conclusión, esta tesis contribuye a la adopción de las FPGAs para entornos HPC, aportando soluciones que ayudan a reducir el tiempo de desarrollo y mejoran el desempeño y la eficiencia energética del sistema.---------------------------------------------The emergence of FPGAs in the High-Performance Computing domain is arising thanks to their promise of better energy efficiency and low control latency, compared with other devices such as CPUs or GPUs.Albeit these benefits, their complete inclusion into HPC systems still faces several challenges. First, FPGA complexity means its programming more difficult compared to devices such as CPU and GPU. Second, the development time is longer due to the required synthesis effort. And third, working with multiple devices increments the details that should be managed and increase hardware complexity.This thesis tackles these 3 problems at different stack levels to improve and to make easier the adoption of FPGAs using High-Level Synthesis on HPC systems. At a close to the hardware level, this thesis contributes with a new analytical model for memory-bound applications, an usual situation for HPC applications. The model for HLS kernels can anticipate application performance before place and route, reducing the design development time. Our results show a high precision and adaptable model for external memory technologies such as DDR4 and HBM2, and kernel frequency changes. This solution potentially increases productivity, reducing application development time.Understanding low-level implementation details is difficult for average programmers, and the development of FPGA applications still requires high proficiency program- ming skills. For this reason, the second proposal is focused on the extension of a computer vision library to be portable among two of the main FPGA vendors. The template-based library allows hardware flexibility and hides design decisions such as the communication among nodes, the concurrency programming model, and the application’s integration in the heterogeneous system, to develop complex vision graphs easily.Finally, we have transparently integrated the FPGA in a high level framework for co-execution with other devices. We propose a set of high level abstractions covering synchronization mechanism and load balancing policies in a highly heterogeneous system with CPU, GPU, and FPGA devices. We present the main challenges that inspired this research and the benefits of the FPGA use demonstrating performance and energy improvements.<br /

El mundo necesita ingenieras: ¿quieres ser una?

La Universidad de Zaragoza fue, en 2008, la primera de las españolas en organizar el Girls’ Day, cuyo objetivo es acercar a las jóvenes al ámbito de la Ingeniería y la Arquitectura, y promover en ellas más vocaciones tecnológicas. Desde entonces, mujeres profesionales de empresas, instituciones, laboratorios y grupos de investigación han explicado a miles de jóvenes estudiantes sus experiencias personales y les han mostrado que las tecnológicas también son profesiones de mujeres. En la rama de Ingeniería y Arquitectura, las mujeres apenas constituyen el 22,9 % del alumnado

Rehabilitación de vivienda unifamiliar en Villamayor de Gállego (Zaragoza)

Estudio de rehabilitación de vivienda unifamiliar en Villamayor de Gállego

Proyecto básico de reforma parcial de Colegio Mayor Universitario Miraflores de Zaragoza

Se trata de la reforma parcial del Colegio Mayor Universitario en la que se han reformado totalmente las plantas baja, quinta y sexta y parcialmente la primera, la tercera y la cuarta. Dicha reforma entra dentro de un plan de reforma total del edificio y se han buscado soluciones a la accesibilidad y adaptación del edificio a personas con movilidad reducida, a la obsoleta distribución de usos que poseía, la instauración de nuevas instalaciones e introducir en las plantas superiores, la quinta y la sexta, una nueva residencia independiente.<br /

Analytical Model for Memory-Centric High Level Synthesis-Generated Applications

High performance computing (HPC) demands huge memory bandwidth and computing resources to achieve maximum performance and energy efficiency. FPGAs can provide both, and with the help of High Level Synthesis, those HPC applications can be easily written in high level languages. However, the optimization process remains time-consuming, especially when based on trial-and-error bitstream generation. Model-based performance prediction is a practical and fast approach for kernel optimization, specially if done with information from pre-synthesis reports. This article presents an analytical model focused on memory intensive applications that captures the memory behavior and accurately predicts the kernel execution time within seconds rather than hours, as bitstream generation requires. The model has been validated with two DRAM technologies: DDR4 and HBM2, with a set of microbenchmarks and high performance computing applications showing an average error of 11% for DDR4 and 10% for HBM2. Compared with previous studies, our predictions at least halve the estimation error

Caracterización del comportamiento de la suite PARSEC en la jerarquía de memoria del procesador

La simulación es un recurso fundamental para el diseño de nuevas arquitecturas de computadores, pero resulta muy costosa en tiempo. Esto nos lleva a sacrificar la precisión del simulador o a utilizar cargas de trabajo demasiado ligeras que resultan poco representativas. En este proyecto, se ha realizado un estudio del propio simulador y las cargas de trabajo con el objetivo de conseguir simulaciones representativas de una ejecución realista en un tiempo razonable. Se ha analizado el tiempo de simulación con el simulador Simics y el módulo GEMS buscando cuellos de botella que pudieran ser optimizados. Hemos observado que el tiempo está distribuido de manera muy dispersa en los diferentes módulos del simulador, dificultando la optimización. Se ha realizado también un estudio del impacto del tamaño de la entrada para las aplicaciones de la suite PARSEC en la jerarquía de memoria del procesador, en el cual desmentimos la creencia popular de que las entradas de mayor tamaño presionan más la jerarquía de memoria. Hemos descubierto que no necesariamente las entradas más grandes presentan mayores tasas de fallos en cache y que la entrada nativa no genera un número de fallos notablemente más elevado que el resto. Como resultado final del proyecto, presentamos una selección de las entradas más representativas de una ejecución nativa para las aplicaciones de PARSEC que permitirá obtener resultados fiables manteniendo un tiempo de simulación razonable

Mutaciones nucleares que afectan al sistema de fosforilación oxidativa

Las mitocondrias son orgánulos dinámicos que albergan rutas metabólicas esenciales para la vida. Entre ellas, la fosforilación oxidativa (OXPHOS) que proporciona la mayor parte de la energía útil a las células del cuerpo. Los defectos en su funcionamiento generan las enfermedades de la cadena respiratoria, difíciles de diagnosticar debido a la gran heterogeneidad clínica que presentan los pacientes. La utilización de las técnicas modernas de secuenciación masiva ha permitido identificar variaciones genéticas en el genoma de muchos pacientes. Esto no siempre lleva a un diagnóstico molecular porque la interpretación de las variaciones en el DNA puede resultar muy compleja. En algunos casos afectan a proteínas cuya función no se conoce o no se relaciona con la ruta biológica afectada.En este trabajo se han estudiado los defectos moleculares causados por mutaciones encontradas en genes nucleares de pacientes diagnosticados con enfermedad mitocondrial, siendo el objetivo principal la obtención de un diagnóstico genético-molecular de estos pacientes. Se han analizado fibroblastos derivados de tres pacientes con mutaciones en los genes POLG, NDUFAF6 y ATAD3C respectivamente.Se describe el caso de una paciente, diagnosticada con enfermedad mitocondrial, con dos mutaciones en heterocigosis compuesta en POLG. El estudio clínico, junto con las diferencias in vitro en la cinética de recuperación del mtDNA de las células de control y de paciente, sugieren que los síntomas de enfermedad mitocondrial fueron precipitados por una infección por Borrelia y, posiblemente, empeoraron por el tratamiento farmacológico. Este estudio demuestra la importancia de diagnósticos genéticos tempranos de los pacientes y la necesidad de considerar los riesgos y beneficios en la selección de tratamientos farmacológicos para pacientes con sospecha de desórdenes mitocondriales.A continuación, se describen tres hermanos diagnosticados con el Síndrome de Leigh con dos mutaciones en heterocigosis compuesta en NDUFAF6, factor esencial para la maduración y actividad del complejo I de la cadena de transporte de electrones. Los ensayos funcionales de complementación genética permitieron obtener la evidencia conclusiva de la patogenicidad en esta familia.Por último, se describe el estudio del primer caso de mutaciones en el gen ATAD3C en un paciente diagnosticado con enfermedad mitocondrial. La asociación de su fenotipo con las mutaciones es un reto, debido a que existe muy poca información sobre ATAD3C en la literatura, podría ser un pseudogén y no hay casos previos descritos. En este trabajo, se ha confirmado que ATAD3C genera una proteína mitocondrial que se localiza en la membrana mitocondrial interna, que es capaz de oligomerizar de la misma manera que ATAD3A, y que puede interaccionar con el complejo que forma ATAD3A regulando su función. Estos hallazgos proporcionan un posible mecanismo por el que mutaciones en ATAD3C puedan llevar a patología en humanos<br /